ユーザーの声

SpyGlass-Power を用いて RTL の Power 解析や、効果的なクロックゲーティング挿入によって、われわれのワイヤレスチップにおいて、最大で 40 ％の消費電力を削減することができました。
Akira Denda
Department Manager, Device Platform Development Department 1st SoC Operations Unit
NEC Electronics Corporation
EDSF2010 Press Room

アトレンタ社の SpyGlass プラットフォームは、われわれの IP ポートフォリオに課した厳しい品質目標を達成するために大変役に立っています。
Chandan Egbert
Senior Director of Engineering
Arasan

ションベクタを使用した場合の結果は、クロック、データパス、メモリ全てにおいて、最終的なシリコンと比較して 20 ％以内となりました。
Nobuyuki Nishiguchi
Vice President and General Manager
STARC

「制約とDFTツールが組み合わされたSpyGlassは、RTL段階でのデザインクロージャを後押ししてくれました。SpyGlass®-Constraintsにより、不具合検証、マルチサイクル・パス検証をはじめとする弊社の制約をつかって、重要な問題を検出、修正することができました。SpyGlass®-DFTはRTLレベルでのテストを可能にし、設計期間の早期段階でスキャン問題、テスタビリティ問題の解決に貢献してくれました。弊社では次世代SoC設計でも使用していこうと考えています。」

Peg Williams
Senior Vice President of R&D
Cray

「RTLプロトタイピングは、重要な不確実性や、インプリメンテーションの遅れを削減することができるので、Micronas社にとって優先事項になっています。AtrentaのRTLプロトタイピング・ツール1Team-ImplementRには、ロジカル、フィジカル、タイミング領域をRTLソースと効率的に結びつけることができる、直感的なユーザ・インタフェースがあります。

1Team®-Implementを使うことにより、アーキテクチャ・レベルで実現可能性を探求し、トレードオフを行い、RTLソースでの問題を検出、修正し、フィジカル、タイミング・クロージャを加速させることができます。」

Ulrich Hummel
Director CAD/CAE
Micronas GmbH

「Atrentaと弊社との実り多い関係の始まりは、弊社の機能をスクリーニングするタイミング制約の必要性に対処しなければならなかった数年前に遡ります。私達は当初、高性能ASICやSoCを開発するためのガイドライン・シンセシス、スタティック・タイミング解析、バックエンド・ツールには、正確かつ最適な制約ファイルが必須であると考えました。そこで、私達はAtrentaが提供しているDFT、クロック・リセット、低消費電力。ST設計仕様をはじめとする広範囲のRTL解析機能を取り入れるため、協力関係を強化しました。この膨大な機能を弊社の設計チームで利用することができたなかで、特に重要だったのは単一プラットフォームとして使用することができたという点でしょう。テストや試験的な利用を試したすえ、現在AtrentaのSpyGlassソリューションは、弊社社内で使用されるようになり、弊社の設計者の生産性やアウトプットの品質、設計管理への情報を向上させています。Atrentaの技術を弊社のRTLサインオフキットの基盤とすることに期待しています。」

Philippe Magarshack
Vice-President Central CAD & Design Solutions
Front-End Technology and Manufacturing Group
STMicroelectronics

「Atrentaツールとフローは、検証で非常に重要な役割を果たしています。RTLやベーとレベルで、Atrentaは「忘れていた分離セル」のようなエラーを効率的に検出します。

Philippe Royannez
Texas Instruments
ISSCC 2005

「AtrentaはRTLレベルでテストカバレッジを予測します。このカバレッジが弊社の最終ATPGの数値の0.5%以内で予測することがわかりました。この手法は、弊社の効率化に拍車をかけ、無用なDCの繰り返し作業を削減します。」

Himanshu Bhatnagar
Conexant
Deepchip DAC 2004 Report

「Atrentaのツールと技術は、RTLの前に問題点を明らかにし、コストのかかる膨大な設計の繰り返し作業を回避してくれます。」

Chandra Moturu
Hewlett Packard
Deepchip DAC 2003 Report

「Atrentaを使用して実際の問題点を検出してきました。Atrentaは、実際のフィジカル・レイアウト作業前のデバッグ時間を加速します。通常、制約はネットリストよりもクリーンにするのが難しいものですが、このツールは、間違いなく弊社の作業を簡単かつ迅速にしてくれています。」

Jonathan Levi
Toshiba
Deepchip DAC 2003 Report

「あらゆる点において、弊社固有の条件に対してRTL解析ツール全体の中でも最高だと思います。」

Jeff Waite
Chip Express
Deepchip DAC 2003 Report

「Atrentaは他のEDA企業と違い新風を吹き込んでくれます。このツールを使ってきて、満足しています。」

Rick Stanton
Cypress Semiconductor
Deepchip DAC 2003 Report

「非常にユーザ志向で、多くの重要なオプションを備えており、重要なレポートを出してくれます。レポートされたバグや問題に対するAEやR&Dの対応も早く、必要に応じて喜んでオンサイトにも来て、ツールをエンハンスしてくれます。ユーザの選択によってフィルターアウトできるルールなど、とてもよく構成されており、クロックやクロック・ドメイン・クロッシングを検出できる素晴らしい機能があります。」

Mehdi Shahbazi
Broadcom
Deepchip DAC 2003 Report

「Atrentaは、最高のツールだ。」

Nicco Bhabu
Chip Express
Deepchip DAC 2003 Report

「きちんと完了しているかどうか、何度も設計を見直さなければならないが、Atrentaはこの確認作業を非常に迅速にしてくれる。設計者の「良心」を保つ上で、とてもよいツールだ。」

Dan Talley
Skyworks
Deepchip DAC 2003 Report

「Atrentaを導入する前に、他者ツール（SynopsysのLeda）の初期テストを行いましたが、弊社の条件に対して他の各ツールとの調整が必要であることがわかりました。総合点を基にAtrentaを採用することを決定しましたが、見直す必要をまったく感じていません。」

Dave Harris
Cypress Semiconductor
Deepchip DAC 2003 Report

「RTL DFTルールチェッキングをRTLから統合チームへのハンドオフと定義したら、DFT/統合チームの作業が非常に簡単になりました。」

Helmut Lang
Motorola
Deepchip DAC 2003 Report

「Atrentaのツールは、サードパーティのIPを使わなければならなくなり、どれがクロック・ドメインで、階層がどのようなものなのか判断できない時に、とても役立ちます。」

Himanshu Bhatnagar
Conexant
Deepchip DAC 2002 Report

「ネットリストからRTLにサインオフしなければならないとき、Atrentaの必要性を実感します。フロントエンド設計者として、ブロックがバックエンドまでスムーズに動作するかどうかを確認しなければならないのです。」

Raimund Soenning
Philips Semiconductor
Deepchip DAC 2002 Report

「Atrentaは、プロジェクト（ひいては会社全体）のメソドロジを強化する機能を提供してくれます。」

Yatin Trivedi
Intrinsix
Deepchip DAC 2001 Report

「Atrentaは、新しいレベルの解析を提供し、ハンドオフを迅速かつ簡単にしてくれます。弊社のお客様がAtrentaソリューションを使うことにより、リスクは軽減され、プロセスの妥当性を確実化してくれるため、エンジニアの変更作業も不要です。」

Cindy Genther
Agere Systems

「Atrentaを使用していなければ、デザインルールの違反はインプリメンテーションの後半まで、未だに見つけることはできず、市場投入の時期を逸していたでしょう。」

Craig Borden
Mindspeed

「SDC制約ファイルは、シンセシスやスタティック・タイミング解析に設計意図を伝えるという意味で非常に重要です。設計の早期段階でSDC制約に対するRTLの完全性、一貫性を確認することで、イタレーションを最少に抑えることができます。」

Daren Bledsoe
Agilent

「Atrentaのソリューションにより、修正に時間と費用がかかる設計段階へ移る前に、広範囲にわたる問題を迅速かつ効率的に確認することができました。Atrentaを使用することで、DFTチームはDFT条件を設計チームに伝える手段を自動化し、煩わしさを軽減し、従来納期遅延の原因となっていたバグを検出するDFTチェックを、早い段階で実行できるようになりました。」

Peggy Nissen
AMD

「再利用するルールを自動的にチェックすることにより、Atrentaは、新しいプロジェクトごとに手動でおこなってきた確認作業の労力を低減してくれます。」

Dr. Wolfgang Eisenmann
Motorola

「Atrentaによって、弊社の設計者は開始時点からテスト可能な設計を開発し、テスタビリティ問題を設計の進行に伴って確認し、発生した時点で問題点を修正することができます。インテグレーションを行う際、ゲートレベル設計を行う前にRTL段階でDFTの実行、変更を行うことで、市場投入時間を節約し、非常にコスト効率を上げることができます。」

Sanjay Adkar
NeoMagic

「シンセシス・エンジンが内蔵されているため、RTL解析だけでは検出が難しい問題を確認することができ、コストのかかるシンセシスのやり直しを回避することができます。Atrentaのソリューションにより、設計の早期段階で条件の定義、伝達を行うことができ、デザインフロー全体を通じて実装することができます。」

Rob Aitken
Agilent

「Atrentaにより、世界中のデザイングループが、社内基準に従って協力することができ、さらに各グループでは、自分達の作業や条件を追加することでグループ内協力を行うことができます。Atrentaソリューションの先見性のある機能により、弊社のデザイン部門は、設計期間の早い段階で設計やテスト問題を検討することができ、市場投入時間を短縮することができます。」

Michael Maul
National Semiconductor

「現在使用している既存ツールも含め、あらゆる選択肢を慎重かつ厳密に分析した結果、Atrentaのソリューションが、強力な技術、ミックスドランゲージをはじめとするSTARCルールの完全サポート、CやPerlを使用してルールを簡単にカスタマイズが可能、弊社独自のデザインルールに効率的に組み込むことができるという弊社の条件を完全に満たすため、真っ先に選択すべきものだということがわかりました。」

Seiichi Nishio
Toshiba

「Atrentaのソリューションは、リソースを追加したり、納期を延長することなく、迅速に複雑な製品の開発を実現してくれます。」

Bob Cantwell
Ceterus Networks

「Atrentaは弊社の効率的なメソドロジ再利用計画の中心になっています。」

Maurizio Montefiori
Siemens

「Atrentaのソリューションは、弊社のSoCプロジェクトで、時間を大いに削減し、高価なEDAツールのライセンス使用料を節約してくれました。」

Darren Wedgwood
Freescale Semiconductor