GenSys IO

今日の SoC は多機能化しており、チップのピンを上回る数のペリフェラルインタフェースを提供する必要があります。この要求に応えるため、チップのピンでアクセス可能なインタフェースをコンフィグレーションピンやソフトウェア制御で切り替える、複雑かつ柔軟なマルチプレックス手法が用いられています。設計者は、その様な複雑な I/O サブシステムを設計するために多くの時間を費し、さらに設計過程で起きてしまう仕様の変更にも対応しなければなりません。

これらの課題に応えるため、 1Team(R)-Genesis IO は I/O ファブリックを SoC にシームレスにインテグレートするためのしくみを提供します。

機能

• インタラクティブな GUI と Tcl により I/O 仕様の入力とレビューを効率化
  • I/O バッファーセル、コンフィグレーション制御、ピン MUX 、バウンダリースキャンおよびパッケージ定義パラメータを含む、 SoC の I/O レイヤーの仕様全体をサポート
• MUX セルと優先順位をパスごとに指定する事でタイミングクリティカルなパスへ対応可能
• ファンクションパスとテストパスの両方で出力 MUX 、入力 MUX 、入力非選択 MUX に対応
• セレクションロジックの生成とコンフィグレーションピンやコア信号との接続
• ユーザー定義の信号も MUX あり (pull-enable など ) 、 MUX なし (pull-up/down など ) で接続可能
• ボンドパッド図、ボールグリッド図を生成し、 PAD やボールの配置を視覚化
• バウンダリースキャンセルの挿入とスキャンの接続
• 複数コアに対応 ( 複数のサブシステムを共通の I/O ファブリックへ接続 )
• RTL 出力時に、生成された回路を下位階層に分離して出力可能分割方法はユーザーが指定可能
• アナログや差分信号のパスに対応
• インクリメンタル回路図機能によって特定のデバイスピンに関連する回路だけをレビューし、デバッグする事が可能
• I/O ファブリックの RTL を Verilog または VHDL で出力可能
• 入力データの一貫性を即座にチェックする事で、人為的なエラーの混入を抑制
• 生成される RTL をチェックするためのアサーションとテストベンチを自動的に生成
• セルライブラリのモデルは Tcl 、 RTL のインポート、 IP-XACT に対応、ピンタイプの指定等は GUI および Tcl で追加指定可能

メリット

• 共通テーブルへのデータ入力のみで、幅広い I/O アーキティクチャに対応可能な 実績ある I/O ファブリック生成技術
• I/O アーキティクチャの仕様を記述する完全な枠組みを提供機能、テスト、アナログパス、ピンの MUX そして検証にも対応
• 設計後半での I/O アーキティクチャの変更にも素早く対応可能
• GenSys Assembly および Registers とのインテグレーションにより、 RTL の生成やインタフェースのドキュメント生成を効率化