GenSys Assembly

アーキテクチャ生成とプログラムド・ハンドオフ

全ての半導体製品開発における高い設計効率の必要性により、 IP の再利用やプラットフォーム・ベースの設計手法への関心が高まってきています。総合的なアーキテクチャ・プランニング / 最適化の実行や、下流設計チームへ明確であいまいさの無いデザインの仕様を伝えることは、非常に競争力のある差別化になります。これらの作業の目標は常に同じです。複数の同様のチップを受注する機会があった場合、全てのチップ設計でデザイン資産を利用し、コストやタイム・トゥ・マーケットの優位性によってそれらの受注を獲得する。１ Team?-Genesis Assembly はその目標を実現するための環境を提供します。

1Team?-Genesis Assembly は、 3 年以上の間、大手民生機器向け半導体企業と共に開発してきました。 SoC プラットフォームや大規模な派生デザインにおける上流設計の工数を削減し、またアセンブリの人為的ミスを劇的に削減することを目標としています。この目標を達成するために Atrenta は、新規チップ RTL 作成の出発点としてのプラットフォーム・ベース設計という早期マーケット・コンセプトを越えて、アーキテクチャ・プランニング及び下流設計へのプログラムド・ハンドオフを完全にサポートするシステムとなる製品を開発しました。

• インタフェース単位での接続により接続作業時間を大幅に短縮し、また接続ミスも大幅に削減。ポート単位での接続も高機能な GUI により容易に接続
• 標準的な階層設計手法によるボトムアップ設計をサポート。また階層を「オン・ザ・フライ」で変更し新しいコンポーネントを生成 / 編集可能なため、トップダウン設計もサポート
• スプライス、パーマネント又はテンポラリのオープン及びタイオフ、そしてそのオーバーライド、といった多くの接続手法をサポートし、実デザインで起きうる全ての特殊ケースに対応
• ユーザ定義可能な自動接続機能により多くの接続を補助
• ソートやフィルタ機能を持つ統合的な接続チェック機能により、接続がどのように作成されどのような状態であるか検査可能。また SpyGlass を直接起動しチェックすることでさらに広範囲にデザインの解析が可能
• あるオブジェクトを誰が作成し、いつ変更されたか追跡可能
• ほとんどの設計者になじみのある表形式のデータ入力 / 変更をサポート。またバッチ及び GUI のどちらでも同じ操作が可能
• IP-XACT 、 Verilog 、 VHDL 、 CSV 、 Tcl といった多くの標準規格の入力及び出力が可能
• レジスタ管理及び自動的なトップレベル・ネットリスト生成をサポート
• テンプレートを元にしたレポート生成をサポートし、簡単な方法で独自のテキストファイルを生成
• 複数のデザインでシリコン実証済み

• チップ及びサブシステムのアセンブリを「コレクト・バイ・コンストラクション」方式で行うことで、デザイン構築及びデバッグのための時間を削減
• 既存の RTL での設計手法とも一体となりスムーズに動作
• フルチップデザインの構築及び変更のための TAT を短縮
• リスピンの必要性を削減又は削除し、億単位のコスト削減の可能性を持つ
• ハンドオフ・レディなトップレベル・ネットリストを早期に生成
• 分散されたデザインチームが一貫性のある高品質のデザインを開発するのに役立つ
• 効果的なデザインの再利用や IP の統合を最大限活用
• 既存の設計環境にシームレスに統合し、使用されているツールや設計手法の効率を劇的に向上
• 大手 IDM では、チップ及びサブシステムのアセンブリ作業を既存の手法と比べて 20 倍以上削減