GeneSys® Register

レジスタ管理の自動化

デザインの複雑さの増加とタイム・トゥ・マーケットのプレッシャーに対応すべく、半導体製品を開発する会社は IP の再利用及びプラットフォーム・ベースの設計手法に注目し始めています。

複雑なデザインは通常膨大な数のレジスタを含んでおり、それらはいくつもの IP にまたがって存在しています。これらを適切に管理することが、複数のベンダーの IP をインテグレーションしてプラットフォーム・ベースの設計を行う上での重要な課題の１つになっています。

1Team ® -Genesis Registers は、手動で SoC のレジスタを管理し関連するメモリマップを作成するという非常に骨の折れる作業を、簡単にします。

設計や検証、ソフトウェア開発のそれぞれのチームは、それぞれに必要な情報を一貫性のある連動したデータとして取得・利用することができるため、より効率的に作業を行うことが可能になります。

機能

• 全ての IP やサブシステム及び SoC のための、レジスタやメモリマップ定義及び使用モデルを、集中して保存・管理
• デザインの情報を一貫性のある連動したデータとして保守・管理しつつ、チームごとの役割に応じた固有のニーズにも対応
• SoC/IP 設計者：デザインを設計するために必要な、レジスタの詳細な定義や使用方法の情報を提供
• ソフトウェア開発者：早期にソフトウェアの開発を開始できるようにするために、レジスタアクセスに関するサブシステムの全体的な情報を提供
  コンポーネントやデザインのアドレスマップを定義する C/C++ ヘッダファイルを生成
• 検証エンジニア：ハードウェア／ソフトウェアのコシミュレーションのためのテストベクタ生成に必要な、一貫性のある使用方法の情報を提供
  複数の設計チームの間で起こりうる間違ったデータ解釈を最小化
• ドキュメント作成チーム：異なる顧客のためのユーザマニュアルの作成を自動化
• パラメータ化や条件付きレジスタ、代替ビットフィールド、モード、依存等のサポートを含む包括的なレジスタモデリング
• 階層的なアドレスマップを自動的に生成

コンポーネントやサブシステムのアドレスマップ、モードアドレスマップ（例：ブートモード、カーネルモード）を提供し、各リクエスタ用のレジスタマッピングを表示

• 完全にカスタマイズ可能なジェネレータ
• テンプレート
• コンポーネントやデザインのアドレスマップを定義する C/C++ ヘッダファイル
• 検証やソフトウェアのコシミュレーションに必要なレジスタの RTL モデル
• RTL 設計者や検証エンジニア、エンドユーザといった後工程のユーザのために、それぞれに関連するスタイル（ e 、 HTML 、 WordML 等）での使用法に関するドキュメントを提供
• カスタマイズのための開発キットとしては、 Perl Template Toolkit (PTT) やスタイルシート、構造化文書をサポート
• レジスタは、スプレッドシート、 GUI 又は Tcl を使用して定義可能
• データの整合性を即座にチェック
• IP-XACT をサポート

 
メリット

• コントロールレジスタ回路やアサーション、検証モデル、ソフトウェアインタフェース、そして正確なドキュメントの記述や生成を含む、レジスタ管理の全ての要素に対応
• 分散された設計チームによる一貫性のある高品質のデザイン開発をサポート
• 1Team ® -Genesis Assembly と統合されていることにより、 IP の組み込みやデザインの再利用を促進する完全なハードウェア／ソフトウェアインタフェースを提供
• 既存の設計環境にシームレスに統合し、使用されているツールや設計手法の効率を劇的に向上