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SpyGlass® Constraints

Datasheet | White Paper

SpyGlass®-Constraintsは、IC開発プロセスを通じて設計制約を管理する初の完全なソリューションです。RTLからフィジカル・インプリメンテーションを通じて制約の一貫性を維持し、修正することにより、SpyGlass®-Constraintsは作業を数週間から数ヶ月削減し、タイミング・クロージャを加速し、最適化されたICを実現します。

早期に制約を作成し、継続的検証と自動ハンドオフ

あらゆる設計階層で、設計期間を通じて正確かつ一貫性のある制約の生成や保証することは不可欠であり、その必要性は増加しています。問題は、新たな制約の記述、数千ラインからなる従来の制約の管理、デザインフローの膨大なタイミングの例外の管理、制約変更による不要なイタレーション、再設計や作業のやり直しの要因となる誤った制約です。

SpyGlass®-Constraintsは、自動的に制約を生成、検証、管理をすることにより、生産性を大幅に向上させIC設計を促進します。SpyGlass®-Constraintsは、必要に応じて新しい制約を生成し、シンセシス前、レイアウト前、レイアウト後のあらゆる開発段階で、既存の制約が正確かつ一貫性をもっているかどうかを検証します。

高速かつ優れたIC設計

SpyGlass®-Constraintsは、制約問題の根本的原因を迅速に特定することにより、設計期間を数週間以上削減することができます。また妥当な制約を保証することにより、SpyGlass®-Constraintsは設計の不具合やコストのかかる作業のやり直しを回避することができます。また、SpyGlass®-Constraintsは、複数のベンダのフローで、ツール間のハンドオフをスムースに実行します。さらに、最先端のオプションが、タイミングの例外の生成や検証を自動化することにより、非常に複雑な制約管理作業を効率化します。

制約の自動生成と検証

SpyGlass®-Constraintsは、デザインのトポロジをベースに、RTLやネットリストから自動的に新たな制約を生成します。クロック(生成クロックを含む)を特定し、全ての入力に適切なクロックに関連づけます。SpyGlass®-Constraintsは、クロック・ドメイン・クロッシングを特定し、認識したクロック・ドメイン・クロッシングに対しフォルス・パスを生成します。

SpyGlass®-Constraintsは、新たな制約や従来の制約をRTLやネットリストに対してチェックし、各段階でその正確性、完全性を検証します。またSpyGlass®-Constraintsは、複数のブロックレベル制約間、ブロックレベルとトップレベルの制約間のような、制約間の一貫性もチェックします。さらに、SpyGlass®-Constraintsは、異なるモードやコーナに対して、制約ファイル内で全ての組み合わせが処理されるように、複雑な解析を把握することも可能です。

タイミングの例外の生成と検証

SpyGlass®-Constraintsは、タイミングの例外管理という難しい作業を大幅に簡易化するオプションをご提供しています。Timing Exception Verification (TXV)は、設計者が事前に特定したタイミング例外の正確性を自動的に検証します。優れた解析機能を利用することにより、RTLを分析し、フォルス・パスやマルチサイクル・パスを自動的に検出します。Timing Exception Generation (TXG)は、インプリメンテーションの段階でチップの結果品質を向上させるタイミングの重要なタイミング例外を自動的に生成します。

メソドロジ

SpyGlass®-Constraintsメソドロジは、制約問題を解決する構造的かつ使いやすく包括的な手法を提供しており、重要な違反を減少させることで確実に高品質を実現し、設計時間を節約します。

  • 製品の一部としてメソドロジ・ドキュメントとルールセットをご提供します。
  • 推奨ステップ・バイ・ステップアプローチにより、RTL、レイアウト前、レイアウト後の段階でチップレベルと同様ブロックレベルで制約を最適化します。このステップには、セットアップ、新規SDCの生成、クロックおよび遅延制約のクリーニング、タイミング例外の検証、階層制約の決定、スタティック・タイミング解析後のタイミング・クリティカル・パス中にあるタイミング例外の自動生成があります。
機能とメリット
  • 制約を自動的に生成、検証します。
  • RTLからフロアプランまで、デザインフローを通じて制約の正確性、一貫性を確認します。
  • チップ対ブロック、ブロック対ブロックのような全レベルでの一貫性と正確性を確認します。
  • 手作業による生成、検証作業を数週間ないし数ヶ月削減可能です。
  • 従来の制約管理を簡易化しました。
  • 設計エラーや作業のやり直しを回避できます。
  • 最適化されたシリコンを実現できます。
  • RTLやネットリストの入力をサポートしています。
  • 完全なTclベースのSDCをサポートし、DesignCompiler、PrimeTime、BlastFusionの制約フォーマットに準拠しています。
  • 冗長、過剰特定制約を特定できます。
  • 最先端オプションにより、タイミング例外の生成と検証を自動化しました。

 

 

 

 
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