SpyGlass®

SpyGlassは、RTL設計の早期段階で徹底した解析を行う早期設計解析の業界標準です。もはやインプリメンテーション段階で、RTL問題による非効率に悩む必要はありません。SpyGlassは、RTLソースで早期に解析、修正を行うことにより効率化を図ります。ひとつの統合ソリューションをRTLの早期段階で使用する?これこそSpyGlassのメリットなのです。

論理設計者のための、早期設計解析

最先端のスタティック、ダイナミック解析を利用することにより、SpyGlassはRTLにおける構造的問題、コーディング問題、一貫性に関する問題を特定します。さらにSpyGlassは、クロック解析、クロック・ドメイン・クロッシング（CDC）に対して業界でもっとも包括的なソリューションを提供いたします。SpyGlassはソースの問題箇所を検出し、ユーザは後工程のデザイン・インプリメンテーションに影響を及ぼす前に、問題点を解決することができます。

複雑なIC開発におけるリスクを削減

SpyGlassは、複雑なマルチミリオン・ゲート、ナノメータICの開発に伴うリスクを大幅に削減し、ユーザは優れた製品を高速かつ経済的に構築することができます。SpyGlassは生成段階で設計の問題点を正確に検出します。従来のフローでは、このような問題は通常ゲートレベルのようなはるかに後期段階で検出されており、設計に多くの時間と費用が費やされています。SpyGlassを使用することで、設計者はRTLの段階で設計を最適化することができ、機能の拡張性を大きく、また修正コストを最少に抑えることができます。SpyGlassは、現在のインプリメンテーション課題の要因になりがちな設計分野に焦点をあて、適切なリソースを適用し、納期や複雑さのリスクを軽減させます。
問題点を検出し、解決手段を構築する上で、SpyGlassは数十年にわたって蓄積された経験を利用しています。業界有数のお客様との共同作業によるAtrenta独自の経験はもちろんのこと、膨大な業界標準の優れた実績例も統合しています。この中には、STARCやOpenMoreのような設計再利用のためのルール群も含まれており、設計を通じて一貫性の取れた形式をとり、複数のチーム間の統合や複数ベンダのIPの統合を簡易化し、設計の再利用を促進します。

SpyGlassメソドロジ

AtrentaのSpyGlassメソドロジは、構造的かつ使いやすいRTL設計問題を解決するための包括的な手法です。そのため、高品質なRTLを確実に実現します。

• 製品の一部として、メソドロジ・ドキュメントとルールセットをご提供
  ルール選択や設計の段階毎のカスタマイズを行うためのインフラストラクチャをご提供
• 推奨SpyGlassメソドロジは、ユーザとともに段階毎に進み、HDLスタンダード、コーディング・スタイル、合成、シミュレーション、検証、ステートマシン、クロック、リセット問題のコンプライアンスを確実に実現します。
• このステップ・バイ・ステップのアプローチにより、設計の段階毎に設計のバグを検出、修正することができ、最後の最後に予期せぬ問題が起きたり、大量な違反が発生することなく、確実に予測可能なデザイン・クロージャを実現します。

SpyGlassの機能とメリット

• 洗練されたスタティック、ダイナミック解析---RTLで設計の重要問題を特定
• 業界最先端の包括的なクロック、リセット、クロック・ドメイン・クロッシング（CDC）解析
• 包括的なルール・チェックにより、ネットリスト・インテグリティを実現
• カスタマイズにより独自のルールセットの用意、実行ルール群の組み合わせを実現
• 高性能かつ大容量により、複雑なマルチミリオン・ゲート設計を迅速に解析
• 統合されたデバッグ環境により、違反レポート、スケマティック、RTLソース間のクロスプロービングを簡易化
• 設計専門知識と業界標準の優れた実績からなる包括的な知識ベース
• Verilog、VHDL、Verilog2001、SystemVerilog、混在言語設計をサポート